1. 芯片的制造流程概述及关键技术解析 [0]

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  1. 芯片制造教学系列深度解读了从“沙子”提炼到晶圆的全过程 [0]。
  2. 同时也解释了前端工艺的四大核心步骤 [5]：
    1. 光刻 (Photolithography) [5]
    2. 刻蚀 (Etching) [5]
    3. 薄膜沉积 (Thin-film Deposition) [5]
    4. 化学机械研磨 (CMP) [5]
  3. 讲述者（芯片教练谈三圈）在半导体器件和工艺领域研发多年，曾负责芯片工厂的流片项目 [2]。
  4. 晶圆 (Wafer) 是外圆内方的薄片，上面的方形结构是未经切割封装的芯片 [3]。
    1. 特殊品种包括透明的碳化硅晶圆和闪闪的钻石晶圆 [4]。
  5. 近年来，国产芯片被“卡脖子”的问题主要在于制造，而非设计 [5]。
  6. 关键设备和材料包括光刻机、光刻胶、薄膜成型设备等 [5]。
  7. 主流芯片是硅基芯片，原料是沙子（主要成分为二氧化硅） [6]。
    1. 硅元素在地壳含量高达26.3%，仅次于氧 [7]。
  8. 芯片制造流程大致为：
    1. 将二氧化硅还原成硅锭，再提纯、用直拉法取出硅棒 [9]。
    2. 对硅棒进行切割、研磨、抛光，制成硅片（晶圆），送往代工厂 [9]。
    3. 通过光刻、刻蚀在硅上雕刻出晶体管物理结构 [9]。
    4. 通过离子注入、金属化等赋予电特性，形成数亿计的晶体管和逻辑电路 [10]。
    5. 从晶圆上切割分离、封装测试，完成最终芯片制造 [12]。
  9. 网上常见的流程总结是：沙子提炼出硅棒，硅棒切出晶圆，晶圆切出芯片，但缺乏细节 [13]。
  10. 以下将详细讲解生产芯片的每个关键步骤和工艺难点 [14]。

2. 硅棒的制造：从高纯硅石到单晶硅棒 [15]

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2.1. 第一步：硅锭的制作（冶炼级工业硅） [15]

  1. 制造芯片需从沙子中取出单晶硅棒 [15]。
  2. 所用沙子不是工地河沙，而是高纯度的硅沙或硅石（主要成分仍是二氧化硅） [16]。
  3. 硅锭制作（熔炼提纯）使用矿热炉（或电弧电炉），又称干锅 [20]。
    1. 干锅直径约1.2米，材质为石墨 [24]。
    2. 中间有两根3米长的石墨电极加热 [25]。
    3. 纯石墨干锅熔点高达3000℃，加陶瓷材料可达4000℃ [26]。
  4. 在炉中放入约60吨硅石和25吨煤炭、木屑 [28]。
  5. 在约2000℃高温下，二氧化硅融化并与碳元素发生还原反应 [28]。
    1. 主要反应：二氧化硅 + 碳 硅单质 + 一氧化硅 [29]。
    2. 次级反应（低温区）：生成碳化硅 [30]。
  6. 碳化硅目前在主流硅基芯片生产流程中是杂质，需去除 [32]。
    1. 但碳化硅作为第三代半导体功率器件备受关注 [31]。
    2. 若炉内二氧化硅含量够高，碳化硅可作为中间产物继续转化为硅 [34]。
  7. 炼出的硅溶液冷凝后得到相对纯洁的硅锭 [35]。
    1. 纯度约为98%至99%，称为冶炼级工业硅 [36]。
    2. 含有少量铁、铝等杂质，是化工、冶金等重要材料 [37]。
  8. 我国工业硅产量居全球第一，2022年已超过全球80% [38]。
    1. 炼硅成本中40%是电热炉电力消耗，我国发电量高、电价便宜是优势 [41]。

2.2. 第二步：工业硅的提纯（西门子法与多晶硅制作） [44]

  1. 99%的纯度远不够半导体行业要求，需要对工业硅进行提纯 [43]。
  2. 业界主流方法是西门子法（西门子公司1955年开发），借助氯化氢气体提纯 [45]。
  3. 提纯具体做法：
    1. 将硅锭粉碎成渣，在325℃下与氯化氢反应，生成目标产物三氯硅烷 [47]。
    2. 杂质包括三氯化铁、三氯化铝、四氯化硅等气体 [48]。
    3. 利用沸点差异，通过冷凝、蒸馏分离出沸点较低的三氯硅气体 [49]。
  4. 将高纯度三氯硅气体还原成固态硅 [49]。
    1. 在1140℃高温环境中通入氢气，生成硅、氯化氢和四氯化硅 [50]。
    2. 在此温度下，只有硅是固态，黑色硅会在柱子表面生长出来 [51]。
  5. 大约一周可积累250公斤硅棒，硅含量高达99.999999999%（11个9） [52]。
  6. 此时的硅是表面坑洼的多晶硅，其晶体结构不均匀，由不规则小晶体构成 [55]。
    1. 该阶段生产的多晶硅可用于光伏行业（太阳能组件、电池板） [57]。
  7. 我国是生产多晶硅最多的国家，2022年产能占全球比已突破90% [58]。

2.3. 第三步：多晶硅到单晶硅棒（直拉法/提拉法） [60]

  1. 制造芯片需要结构均匀、连续、电学性质稳定的单晶硅 [60]。
  2. 将磨砂款多晶硅棒变成镜面款单晶硅棒的主流制法是柴可拉斯基法（Czochralski method） [60]。
    1. 又称直拉法或提拉法，于1918年诞生 [60]。
  3. 直拉法具体做法：
    1. 在石英坩埚中加热融化上一步获得的高纯度硅，温度略高于熔点 [62]。
    2. 将晶种（一小块晶体完美的单晶硅）浸入硅溶液 [62]。
    3. 缓慢向上旋转提拉，带出的硅溶液因温度梯度下降而凝固成固态硅 [62]。
  4. 该过程视觉上是用小种子拉出了一根大棒子 [64]。
  5. 棒子的粗细和质量取决于容器温度、旋转速度和提拉速度 [65]。
  6. 传统工艺细节：硅棒顶端有一段直径几毫米的细脖子 [66]。
    1. 晶种接触溶液时易因热冲击产生晶体缺陷 [67]。
    2. 刚开始需高速提拉出约10厘米细脖子，使位错现象趋缓、消失 [68]。
    3. 之后降低速度，拉出直径更大的完美无瑕单晶硅棒 [68]。
  7. 细脖子限制了单根硅棒重量：
    1. 8英寸硅棒可拉6米长 [69]。
    2. 12英寸大棒通常只能拉1.5米长 [69]。
  8. 其他制作单晶硅的方法：伏袋法（区域熔炼法） [70]。
    1. 在多晶硅棒上套环形加热器，创造可移动的熔融区域 [70]。
    2. 利用固相和液相的杂质差异，实现单晶硅的精炼和纯化 [70]。
    3. 优点：不使用坩埚，可避免提拉法中容器引入杂质 [71]。
  9. 提拉法优点：可在坩埚溶液中方便地掺杂（加入硼、磷等），生产出杂质半导体 [72]。

3. 晶圆的制备、产业链地位及打磨工艺 [75]

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3.1. 硅片（晶圆）的决定因素与尺寸 [75]

  1. 完成第三步后，单晶硅棒被精炼出来 [74]。
  2. 将硅棒切片就获得了芯片原材料——硅片（硅基晶圆） [75]。
  3. 拉出的硅棒直径决定了晶圆的尺寸：
    1. 8寸晶圆对应细一点的硅棒，12英寸晶圆对应粗一点的硅棒 [76]。
  4. 理论上直径越粗越好，因为单个晶圆面积大，造出的芯片越多 [77]。
    1. 边缘易损坏芯片的占比越少，分摊成本越低 [77]。
  5. 业内俗称的4寸、6寸、8寸、12寸晶圆，对应直径大小：
    1. 4寸晶圆直径100毫米；8寸200毫米；12寸300毫米 [79]。
  6. 硅棒直径与最大提拉速度的关系可通过溶液、硅棒与浮湿热量的热平衡估算 [81]。
    1. 12英寸晶圆尺寸为例，1.5米的硅棒约需拉8小时 [82]。
  7. 硅棒制备完成后，接下来需切割成硅片，开始芯片前道生产 [83]。

3.2. 半导体级硅片的高要求和产业地位 [84]

  1. 切割硅片流程复杂，包括滚膜、倒角、精研背面粗糙、化学机械抛光等一系列操作 [84]。
  2. 尽管我国单晶硅产能占比超全球90%，但用于生产芯片的半导体级硅片产能占比不到全球10% [85]。
  3. 需区分光伏级单晶硅和半导体级单晶硅：
    1. 最大的区别在于纯度：光伏级是6个9，半导体级普遍要求10到11个9 [87]。
    2. 半导体级硅片对表面平整度、金属杂质等指标要求严苛许多 [89]。
  4. 目前大陆企业生产的绝大部分是光伏级硅料和硅片 [90]。
  5. 全球半导体硅片供应被五家公司垄断 [91]。
    1. 日本：新月化工、盛高集团 [91]
    2. 台湾省：环球晶圆 [91]
    3. 德国：Citronic世创电子 [91]
    4. 韩国：SK Citroe [91]
  6. 半导体硅片市场规模虽仅100多亿美元，但处于整个半导体产业链的最上游 [92]。
    1. 往下走市场规模指数级增长：芯片市场超4000亿美元 [93]。
    2. 电子产品市场是万亿美元级别的民用和军工市场 [94]。
  7. 整个产业链环环相扣，上中下游如三层蛋糕，下一层需要上一层的入场券 [96]。
    1. 在逆全球化背景下，自主化程度不高容易受制于人 [98]。
  8. 硅片和设备供应被卡，芯片生产会出问题，这是重视国产替代的原因 [100]。

3.3. 硅片到晶圆的生产与打磨工艺 [102]

3.3.3.1. 硅片、晶圆和芯片的关系 [102]

  1. 硅片、晶圆和芯片的关系：
    1. 从硅棒上切割并打磨抛光的硅片 = 光溜溜的晶圆 [102]。
    2. 经过光刻、外延、刻蚀等操作后 = 成熟晶圆（含数百枚芯片） [103]。
    3. 经过切割、封装后 = 包装好的芯片 [104]。
  2. 简单比方：硅片像煎饼，晶圆是加料的高级煎饼，芯片是切块装盒的煎饼 [105]。

3.3.3.2. 硅棒的切割与滚膜 [108]

  1. 硅棒被截去硅头、硅尾 [108]。
    1. 质量好的切下部分可削成晶种，用于拉出新硅棒 [109]。
  2. 用四探针法测量电阻率，检查轴向杂质浓度是否异常 [110]。
  3. 裁成约30厘米长的硅段后，进入滚膜工序 [111]。
    1. 硅段固定在机器上，缓慢滚动，用侧面的金刚石砂轮打磨棒身 [111]。
  4. 滚膜目的是通过打磨，将直拉法拉出的稍粗硅棒，得到目标尺寸的硅段 [112]。
    1. 剧烈摩擦发热，需持续加水降温 [113]。
  5. 滚膜后，在硅段侧面磨出定位边或定位槽 [114]。
    1. 用于后续工艺中对硅片进行定位和校准 [115]。
    2. 行业内定位边还用于标明硅片的类型和镜像 [116]。

3.3.3.3. 硅段的切片与表面处理 [118]

  1. 硅段切片：以前使用内缘切割机（环形刀片） [118]。
    1. 优点：切割稳定，切面平整 [119]。
    2. 缺点：效率低，一次切一片，损耗硅料多，不适合大尺寸薄硅片 [119]。
  2. 目前主流方式是使用金刚线的多线切割机 [120]。
    1. 用固定有金刚石颗粒的钢丝线，同时对硅段进行多段切割 [120]。
    2. 优点：切割效率高，损耗低 [121]。
    3. 缺点：不如传统刀片稳定，后续打磨时间更长 [121]。
  3. 切下的硅片先进行机械打磨，使表面平整并变薄 [123]。
    1. 12英寸硅片通过磨片厚度减到约775微米 [124]。
  4. 某些硅片需要背损伤处理（背面喷砂或沉积多晶硅） [125]。
    1. 目的是故意制造晶体缺陷，当作陷阱，困住后续工艺中不想要的金属杂质，保护上层器件 [126]。
  5. 下一步是倒角（导角机），把硅片边缘直角磨成圆弧形 [128]。
    1. 硅是一种脆性材料，倒角可降低边缘崩裂风险 [128]。
    2. 有弧度边角在后续制造工艺中有两个作用：
    3. 旋涂光刻胶时，圆弧形可避免离心力在边缘积累，造成厚度不均影响光刻 [129]。
    4. 做外延生长时，圆弧状可消除沉积物在直角边优先堆积的现象 [129]。

3.3.3.4. 化学刻蚀与化学机械抛光（CMP） [131]

  1. 磨片和倒角完成后，硅片会打上激光标识码 [131]。
  2. 进行一遍精磨去除约10微米厚度，然后放入溶剂中进行化学刻蚀 [131]。
    1. 通常使用氢氟酸和硝酸腐蚀，湿掉表面约20-50微米 [132]。
    2. 目的：去除打磨过程中积累的机械损伤和混入表层的膜料 [132]。
  3. 此时硅片表面已光滑，但制造芯片要求极致光滑，需完美平面 [133]。
    1. 光刻时晶圆相当于幕布，纳米级图像精度要求晶圆表面平整 [134]。
    2. 局部凹凸会影响光刻效果，如90纳米制程要求整体平整度小于51纳米 [137]。
  4. 为达到极致平坦，需对硅片进行化学机械抛光（CMP） [140]。
    1. CMP是结合了物理和化学的抛光手段 [141]。
    2. 做法：硅片装在旋转抛光仪上，下降到抛光表面 [142]。
    3. 先被研磨液化学氧化，再被抛光垫物理打磨 [143]。
  5. 这一步硅片厚度会再打磨5微米左右 [144]。
  6. 最后用去离子水和化学溶剂清洗，去除黏附的尘埃和杂质 [145]。
    1. 颗粒物会影响后续流程，造成器件短路 [146]。
  7. 硅片除了平整度和清洁度，还要保证翘曲度、氧含量、金属残留量等指标 [148]。
    1. 需经电子探针检查、光学散射等各种检测达标 [149]。
  8. 达标的硅片被放在充满氮气的密封盒里，送往晶圆厂 [150]。
  9. 还有特殊硅片类型满足不同需求：碳化硅晶圆（功率器件）、SOI晶圆（射频器件）、碳酸锂晶圆（光子芯片）、钻石晶圆等 [151]。

4. 芯片前端工艺核心（一）：光刻技术 [152]

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4.1. 光刻的基本原理与三大要素 [152]

  1. 主流硅基芯片工艺现在开始在晶圆上雕刻芯片 [152]。
  2. 光刻（Photolithography）：用光来雕刻 [155]。
    1. 时间就是金钱，光速快，速度决定产量 [159]。
  3. 驾驭光刻的三大要素：光掩膜、光刻机和光刻胶 [162]。
    1. 光掩膜 (Photomask)：芯片的蓝图，刻有集成电路版图的玻璃遮光板 [163]。
    2. 光刻机 (Lithography Machine)：纳米级打印机，将光掩膜图形投射到硅片上 [164]。
    3. 光刻胶 (Photoresist)：能把光影变为现实的胶体 [165]。
    4. 有正胶（见光死，被光照后可溶解清除）和负胶（见光后更坚固）之分 [165]。
  4. 利用光刻胶的光敏性来雕刻芯片 [166]。
  5. 光刻流程示例（正胶挖坑）：
    1. 想做沟槽式内存芯片，需在平整硅片上挖坑道 [167]。
    2. 暗中给硅片涂一层光刻胶 [169]。
    3. 照上光掩膜进行曝光，光线通过设计好的坑位照在光刻胶上 [169]。
    4. 曝光部分的胶体变软，被溶剂洗掉，剩余坚挺的胶成为保护膜 [170]。

4.2. 光刻与刻蚀/沉积的关系及重要性 [172]

  1. 刻蚀：光刻后对硅片定向做减法的腐蚀 [172]。
    1. 用腐蚀硅的溶剂，腐蚀掉没有光刻胶保护的区域，完成精确雕刻 [171]。
    2. 最后清除光刻胶保护膜 [171]。
  2. 沉积：光刻后对硅片定向做加法 [173]。
    1. 通入化学气体在硅片上均匀生长出一层物质 [173]。
    2. 没被光刻胶保护的部位厚度增加 [174]。
    3. 长在光刻胶保护膜上的物质，在胶体清除后一同被清除（厚度不变） [174]。
  3. 狭义上的光刻刻的不是硅片，而是光刻胶 [177]。
    1. 图形化的光刻胶作为蓝图，结合刻蚀或沉积对硅片进行加工 [177]。
  4. 为赋予半导体电特性，需进行离子注入 [178]。
    1. 也需先进行光刻，用光刻胶保护不想注入离子的区域 [178]。
  5. 光刻是刻蚀、沉积和离子注入的前提，是芯片制造的根基 [179]。
    1. 光刻占据整套工艺近一半工时和三分之一成本 [179]。

4.3. 光刻的详细流程（8步骤与3次烘焙） [181]

  1. 光刻的简化流程：涂胶、曝光、冲洗 [181]。
  2. 实际生产中，每次光刻至少经过8个步骤，三次烘焙 [183]。

4.3.3.1. 硅片清洁与增黏处理 (HMDS) [184]

  1. 第一步：硅片清洁与表面预处理 [184]。
    1. 光刻对清洁度要求极高，需湿法清洗和去离子水清洗 [186]。
    2. 去除吸附的污染物、前道残留物和溶剂中的金属离子 [188]。
  2. 之后使用六甲基二硅胺烷（HMDS）气体熏蒸 [189]。
    1. 使硅片表面充分脱水，亲水基被置换为疏水基 [189]。
    2. 目的：让硅片更好地黏附光刻胶（又称增黏处理） [189]。

4.3.3.2. 涂胶、去边与前烘 [189]

  1. 第二步：涂胶 [189]。
    1. 过滤后的光刻胶滴在硅片中央，先高速转动摊开胶体 [189]。
    2. 再慢速旋转使胶体厚度稳定，给硅片贴膜 [189]。
    3. 需讲究转速控制和排风大小，防止气泡影响后续工艺 [191]。
  2. 第三步：去边 [194]。
    1. 旋涂时光刻胶易因离心力在边缘累积，影响曝光 [192]。
    2. 在硅片边缘喷涂溶剂，去掉一圈光刻胶 [194]。
  3. 第四步：曝光前的烘焙（前烘） [195]。
    1. 机械臂将硅片放在烤箱或热板上烘焙 [196]。
    2. 目的：减少光刻胶中溶剂含量，使其更浓稠、坚固，提高附着稳定性 [197]。
    3. 前烘温度一般100℃左右，烤一分钟 [198]。

4.3.3.3. 曝光、后烘与显影/冲洗 [200]

  1. 第五步：曝光 [200]。
    1. 光刻机上场，对硅片进行曝光 [200]。
    2. 步骤：光掩膜、透镜组和硅片弓箭台精密对准调频；光源放光；移动弓箭台，硅片有序曝光 [202]。
    3. 光刻机技术巅峰体现在：蔡司透镜（表面起伏不超过0.05纳米）；双弓箭台系统（阿斯麦法宝）；极紫外光（EUV，由40千瓦激光驱动，液态锡烘成等离子体发出） [205]。
  2. 第六步：曝光后的烘焙（后烘） [207]。
    1. 目的：通过加热让光刻胶中的光化学反应充分完成 [208]。
    2. 可弥补曝光强度不足，减少显影后因驻波效应产生的纹路 [208]。
  3. 第七步：显影和冲洗 [210]。
    1. 曝光部分溶解清除，光掩膜图形附着在光刻胶上 [210]。
    2. 做法：先用去离子水润湿硅片，喷淋显影液（通常是四甲基氢氧化氨水溶液） [211]。
    3. 溶解被曝光部分，最后用去离子水冲走 [211]。
    4. 45纳米以下制程，需加喷氮气吹走残留物 [212]。
  4. 第八步：坚膜烘焙与检测 [214]
    1. 湿法制程需要再烘焙一次（坚膜烘焙），让保护膜更坚挺，防止水分影响之后的湿法刻蚀 [214]。
    2. 若之后是干法（等离子体）刻蚀，该步可省略 [216]。
  5. 最后用仪器测量光刻胶膜厚、套刻精度和关键尺寸 [217]。
    1. 纳米级线宽缺陷需用电子扫描显微镜或原子力显微镜检测 [217]。
    2. 光刻胶分辨率达标是保证后续刻蚀、沉积或离子注入顺利的前提 [219]。
  6. 一张硅片需反复进行上千次此操作，才能雕刻出数亿计的电子器件 [220]。

4.4. 光刻设备与材料的国产化问题 [223]

  1. 整个光刻流程必须的光刻机、光刻胶和光掩膜，国产替代程度都很低 [223]。
  2. 涂胶、烘焙、显影轨道式一体机（TEL/DNS垄断）：
    1. 该设备与光刻机搭配使用，提供除曝光外的光刻一条龙服务 [225]。
    2. 价格较便宜，只有光刻机的1% [226]。
    3. 国内芯片厂基本被日本的迪恩市（DNS）和东京电子（TEL）垄断 [227]。
    4. 东京电子市占率超过90%，设备涉及光刻胶涂布、清洗、沉积、干法刻蚀等环节 [227]。
    5. 最先进的EUV制程中，光刻机是阿斯麦垄断，但光刻胶涂布只有东京电子能做 [228]。

5. 芯片前端工艺核心（二）：刻蚀技术 [233]

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5.1. 刻蚀的定义与分类 [233]

  1. 光刻机刻的是胶，之后需以图形化的光刻胶为模板刻出芯片结构 [237]。
  2. 刻蚀 (Etching)：光刻后利用化学或物理手段对硅片本体精雕细琢的过程 [238]。
  3. 刻蚀技术分为两类：
    1. 湿法刻蚀：使用液态化学品（强酸、强碱），定量减肥 [239]。
    2. 技能点亮得早，用于中世纪金属石刻、明代刀剑雕花等 [240]。
    3. 干法刻蚀：使用气体、等离子体，局部瘦身 [239]。
  4. 芯片材料复杂，不只有金属，还有硅、氧化硅、氮化硅等各种介质 [244]。
  5. 刻蚀硅：硅性质稳定，需“酸上加酸” [246]。
    1. 浓硝酸加氢氟酸（HNA溶剂），让硅先被硝酸氧化成二氧化硅 [246]。
    2. 再被氢氟酸溶解去除，通常还会加入醋酸防止硝酸分解 [246]。
  6. 氢氟酸俗名“化骨水”，极其危险，接触后需紧急处理 [249]。

5.2. 湿法刻蚀的关键指标与调控 [252]

  1. 刻蚀的三个关键指标：刻蚀速率、选择比和方向性 [253]。

5.2.2.1. 刻蚀速率的控制 [254]

  1. 刻蚀速率：物质被溶解的速度，通常用每分钟损失多少微米计量 [254]。
    1. 刻蚀深度由刻蚀时长控制，因此精确恒定的速率非常重要 [255]。
    2. 对刻蚀液纯度、配比和浓度变化要求很高 [256]。
  2. HNA溶剂（刻蚀硅的三酸化骨水）速率高达480微米/分钟 [257]。
    1. 刻蚀液配比讲究，需根据工艺调整 [258]。
    2. HNA中加大硝酸比例，硅片刻蚀后更光滑 [259]。
    3. 反之加大氢氟酸比例，刻蚀速度更快，表面更粗糙 [259]。
  3. 温度和搅拌也会影响刻蚀速率 [260]。
    1. 湿法刻蚀本质是化学反应，对温度敏感，5℃温差可让速率减半 [261]。
  4. 物理BUFF：使用超声波装置（空穴现象）摇晃刻蚀溶液 [265]。
    1. 利用空泡生成和破裂释放的能量 [266]。
    2. 可利用直径合适的空泡带走硅片表面杂质 [267]。
    3. 清洗精密芯片时，可用振幅更小的“照频”来避免损伤微小器件 [268]。
  5. 目前湿法刻蚀最广泛的应用是湿法清洗 [270]。
    1. 利用刻蚀溶液的腐蚀作用，洗掉硅片的一层皮，去除表面杂质，显现缺陷 [269]。

5.2.2.2. 选择比与方向性的问题 [273]

  1. 选择比 (Selectivity)：不同物质的刻蚀速率之比 [273]。
    1. 硅和光刻胶选择比10:1，刻掉10微米硅损失1微米光刻胶 [274]。
    2. 选择比越高越保险，例如金属刻蚀只希望腐蚀金属 [275]。
  2. 方向性更重要 [277]。
  3. 一般湿法刻蚀没有方向性，朝各个方向均匀腐蚀，称为各项同性 [278]。
    1. 各项同性只能挖坑，可能横向腐蚀到被保护区域，导致短路或开路 [279]。
  4. 芯片设计理想情况是只在一个方向上进行刻蚀，称为各项异性 [280]。
  5. 在湿法刻蚀中实现各项异性：
    1. 碱性的金属溶剂，如氢氧化钾，能够大幅降低横向腐蚀 [281]。
    2. 原理：利用单晶硅在不同晶向上对氢氧化钾的耐腐蚀性不同 [283]。
    3. 早期用于做气线造型，如纵向刻出V型沟槽 [284]。
  6. 碱金属溶剂缺点：金属离子会影响器件电性能 [285]。
  7. 后来开发出不含金属的刻蚀液：TMAH、EDP和联氨溶剂 [286]。
    1. TMAH（四甲基氢氧化胺）：剧毒神经毒素，也常用作显影液 [289]。
    2. EDP（乙二胺二氟甲烷）：剧毒，易挥发，致癌，是农药常见成分 [292]。
    3. 联氨：剧毒，易燃易爆炸，曾用作火箭发射燃料 [294]。
  8. 这些试剂在主流前端制程中基本被淘汰 [299]。
    1. 湿法刻蚀基于化学反应，只能尽量减少横向刻蚀，做不到完全的各项异性 [300]。
  9. 纳米级制程下，湿法刻蚀精度不够 [302]。
    1. 即便是相对粗糙的存储芯片（DRAM），要刻出窄深电容沟槽也需要方向性极强的雕刻方法 [303]。

5.3. 干法刻蚀的原理与应用 [304]

  1. 干法刻蚀：使用气体代替液体 [304]。
  2. 特种气体被通入反应腔，用电容/电感耦合方式电离，形成等离子体或离子束 [306]。
    1. 经过电场加速射向硅片进行刻蚀 [306]。
    2. 这是一种兼具物理与化学属性的雕刻方式 [307]。
  3. 侧重化学攻击：通入更多含碳类气体，可达更好的选择比，但牺牲方向性 [308]。
  4. 侧重物理攻击：通入更多惰性气体（如氩气），用高能粒子轰击硅片，确保纵向刻蚀 [309]。
    1. 缺点：选择比较低，易穿透上下层 [310]。
  5. 干法刻蚀设备配备终点检测功能，避免过度刻蚀 [311]。
  6. 更保险做法：先额外沉积一层氮化硅等物质作为停止层 [312]。
  7. 沉积是光刻和刻蚀之外的第三个重要工艺 [313]。
  8. 干法刻蚀总结：
    1. 湿法刻蚀精度差，仅适用于很粗糙制程，但优点是便宜、适合批量处理 [316]。
    2. 芯片厂仍用湿法清洗缺陷、腐蚀背面多晶硅、做逆向工程 [318]。
    3. 主流芯片制程中，超过90%是干法刻蚀 [319]。
    4. 优点：方向性好，气体配比和射频电源能实现更精密调控 [319]。
    5. 缺点：贵、慢 [320]。
    6. 一台进口刻蚀机数百万美元，虽比光刻机便宜，但不同介质需不同刻蚀机 [321]。
    7. 刻蚀时长远超光刻，产线上通常一台光刻机需配多台刻蚀机，总开销差不多 [322]。
  9. 未来发展：芯片结构越来越立体（如Get All Around、3D NAND），对刻蚀技术要求更高 [325]。

6. 芯片前端工艺核心（三）：薄膜沉积技术 [328]

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6.1. 薄膜沉积的定义与方法 [328]

  1. 芯片制造中不只要挖孔洞沟槽，还要装上各种化合物、金属导体等结构 [332]。
  2. 薄膜沉积（Deposition）：填坑的魔法 [332]。
  3. 芯片工程师眼中的薄膜厚度在微米到纳米级 [334]。
  4. 沉积工艺有两种方法：
    1. 物理沉积：通过蒸发或溅射，主要用来镀金属膜（后续讲解） [335]。
    2. 化学气相沉积 (CVD)：用得更多，通过化学方法让薄膜在晶圆表面长出来 [335]。
  5. 早期的CVD（APCVD，常压高温）：
    1. 将硅片放进烧火的炉管中，通入硅烷、氨气等化学气体 [339]。
    2. 气体分子在高温下通过对流、扩散，与硅片接触吸附，产生化学反应 [340]。
    3. 生成固态目标产物，如多晶硅或氮化硅 [340]。
    4. 产物先结成晶核，再倒撞生长，最终连成薄膜，厚度随沉积时长增加 [342]。

6.2. CVD的应用与早期技术限制 [344]

  1. CVD是半导体制程中不可或缺的工艺，一枚芯片诞生需经历几十到上百次CVD [344]。
  2. 沉积薄膜的用途多样：
    1. 氮化硅：硬度高、稳定，用于填充沟槽间隙，或作为防潮、防杂质的钝化膜 [345]。
    2. 钨等金属：填充通孔，垂直贯通上下金属层 [346]。
    3. 二氧化硅：绝缘材料，隔离不同介质层 [347]。
  3. CVD在工业界应用广泛，如光学设备和合成宝石（人工钻石）生产 [348]。
  4. 半导体历史上的CVD应用：
    1. 1967年，仙童公司用CVD在单晶硅衬底晶体管上沉积多晶硅薄膜作为栅极 [350]。
  5. 为何使用导电性较差的多晶硅而非金属做栅极？
    1. 掺杂：硅的电阻可通过掺杂进行调节 [351]。
    2. 可在做CVD时额外添加含硼、磷的气体，一步到位沉积掺杂版多晶硅薄膜 [353]。
    3. 掺杂后的硅比大部分金属更耐高温 [358]。
  6. 早期的CVD（APCVD）在常压高温下进行，温度超过1000℃ [359]。
    1. 高温限制极大，每次沉积的薄膜需考虑熔点 [361]。
    2. 缺陷：成膜不均匀、不致密，难以均匀覆盖台阶和填满孔洞 [363]。

6.3. CVD技术的版本迭代：LPCVD与PECVD [364]

  1. 2.0版本：低压气相沉积（LPCVD） [364]。
    1. 略微下调温度，大幅下调气压，沉积效果更均匀稳定 [365]。
    2. 虽限制了沉积效率，但低压下气体易扩散，利用率更高 [366]。
    3. 硅片可竖起来多枚放置，提高了总沉积产量 [366]。
  2. LPCVD温度对大部分金属仍危险，如铝熔点660℃ [367]。
    1. 若在连好电路的芯片上沉积钝化膜，APCVD（1000℃）或LPCVD（800℃）会熔化铝连线 [369]。
  3. 3.0版本：等离子体增强式CVD（PECVD） [370]。
    1. 引入干法刻蚀的射频电源，激发等离子体给CVD加能 [371]。
    2. 原来主要靠热能驱动，现在有了额外能量，沉积速率变快 [372]。
    3. 温度门槛大大降低，沉积氮化硅只需400℃，不担心金属融化 [372]。
  4. PECVD中常额外添加氩气，让形成中的薄膜接受等离子体粒子轰击 [373]。
    1. 相当于化学沉积与物理刻蚀同步发生 [374]。
    2. 可通过调节两者比例，生成更致密的薄膜，调节膜内应力 [374]。

6.4. 薄膜沉积的魔力：应变硅与摩尔定律的延续 [375]

  1. 薄膜沉积能改变材料本身的物理特性 [375]。
  2. 气相外延生长：CVD中特殊分类，精确控制参数，使生长出的薄膜晶体取向与衬底材料一致 [376]。
  3. 异质外延：在硅片上外延一层锗膜 [377]。
    1. 硅原子间距（5.43埃）比锗原子间距（5.66埃）小 [378]。
    2. 界面上锗原子被迫塞入小一号的硅晶格中，锗成为忍受应力的“忍者” [379]。
    3. 持续沉积会导致底层产生位错和缺陷释放应力 [380]。
  4. 在做不同材料的异质外延时，原则上要考虑晶格大小，降低膜内应力影响 [382]。
  5. 利用膜应力：如果控制厚度，生长极薄一层硅 [384]。
    1. 硅被迫保持与衬底锗一样的晶格间距，保留额外的应力 [385]。
    2. 这种应变硅内部载流子的迁移率会大幅提升 [386]。
  6. 用应变硅做晶体管的沟道区，器件驱动电流更大，开关频率更高 [386]。
    1. 芯片更快，功耗更低，称为应变晶格薄膜沟道载流子增强法（魔法晶体管魔法） [387]。
  7. 通过对膜应力的巧妙利用，可增强晶体管材料的电特性 [389]。
    1. AMD、英特尔等大厂从90纳米制程开始批量应用魔法 [390]。
    2. 搭配高K三介质材料，将摩尔定律延续到45纳米 [390]。
  8. 后来为应对漏电流问题，CVD魔法与光刻刀法再次升级 [392]。
    1. 发展出原子层沉积、静默式光刻，以及自对准双重曝光技术 [392]。
    2. 晶体管栅极削成鱼鳍形状的FinFET登场，制程迈入28纳米 [392]。

6.5. CVD的最新版本：原子层沉积（ALD） [395]

  1. CVD发展出HDP CVD、MOCVD等新技术 [395]。
  2. 原子层沉积 (ALD)：将CVD的控制水平发展到极致的工艺 [396]。
    1. 每种化学气体以极短的脉冲周期交替通入 [397]。
    2. 反应气体在一个周期内只来得及沉积一层原子 [397]。
    3. 可极其精确控制膜层厚度，制造出致密、覆盖能力极强的超薄膜 [398]。
  3. ALD是生产FinFET或 GAA立体结构器件的关键 [399]。
    1. 在高端芯片制造中，ALD设备与光刻机、刻蚀机一样重要 [399]。

7. 芯片前端工艺核心（四）：化学机械研磨（CMP） [400]

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7.1. CMP的目的与必要性 [400]

  1. 晶圆被打磨光滑，不是为了好看，而是为了满足生产中的平坦化需求 [401]。
  2. 每次做光刻时，晶圆表面必须极致平坦 [405]。
    1. 芯片制程缩小，光刻机镜头树脂孔径增大，导致景深下降 [405]。
    2. 晶圆表面起伏必须落在焦深范围之内，才能保证光刻图像清晰不失焦 [406]。
    3. 新一代EUV光刻机焦深仅45纳米，要求晶圆极致平坦 [409]。
  3. 很多造芯片的工序都需要打磨晶圆 [411]。
    1. 湿法刻蚀后打磨去除粗糙面，方便涂胶 [412]。
    2. 沉积浅槽隔离后磨平多余氧化硅，完成沟槽填充 [412]。
    3. 金属沉积后打磨去除溢出金属层，防止器件短路 [412]。
  4. 一枚芯片诞生需经历多次打磨，降低粗糙度和高低起伏，去除表面多余物质 [413]。
  5. 工艺问题导致的表面缺陷，通常也要在每次打磨后暴露出来 [414]。
  6. 负责研磨的工程师责任重大，需懂湿法刻蚀和物理输出 [415]。

7.2. CMP的原理与核心组成 [417]

  1. 芯片厂最主要的抛光技术是化学机械研磨（CMP），又称化学机械平坦化 [417]。
    1. 是一种加上了化学腐蚀BUFF的物理研磨手段 [417]。
  2. CMP流程：晶圆固定在仪器上，朝下压在抛光垫上进行旋转打磨 [419]。
    1. 期间不断注入精心调配的抛光液 [420]。
    2. 晶圆表层充分腐蚀氧化后，再被物理去除 [420]。
  3. CMP的平坦化效果极佳，可将表面粗糙度抛光到不足1纳米 [421]。
  4. 抛光液和抛光垫是CMP的核心组成部分 [422]。
  5. 抛光液（配方属厂商机密）：
    1. 由液态的刻蚀溶剂、分散剂、PH调节剂和固态的细小磨料组成 [423]。
    2. 腐蚀性溶液负责软化晶圆表面，需精细控制纯度、配比和浓度，确保稳定腐蚀速度和高选择比 [424]。
  6. 固体磨料：极其细小的悬浮颗粒物，帮助机械打磨，定量去除被腐蚀表面 [425]。
    1. 根据不同材质和硬度选用不同颗粒物（二氧化硅、氧化铈、金刚石等） [426]。
    2. 磨料形状和直径严格控制在10纳米到200纳米不等 [427]。
    3. 直径过大颗粒会划伤晶圆，造成表面缺陷 [428]。
  7. 纳米尺度颗粒物吸附力强，会沉降聚集，自动生成大颗粒物，损坏芯片 [430]。
    1. 需加入防聚集的分散剂 [431]。
    2. 抛光液必须现场调和后立即使用（线配线磨） [431]。
  8. 打磨过程中需持续注入新鲜抛光液，以带走研磨产生的热量和碎屑 [435]。
    1. 抛光液是消耗品，制程越精密越难回收 [436]。
  9. 抛光垫：需要定期更换的耗材 [437]。
    1. 一般用多孔结构的聚合物材料做成 [438]。
    2. 孔洞形成粗糙打磨表面，并容纳吸收抛光液 [438]。
    3. 使用一段时间后会降低性能，残留物积累在孔隙中会划伤晶圆 [439]。
    4. 新款抛光垫硬度高，需磨合才能达到理想的打磨效率和均匀性 [441]。

7.3. CMP的技术挑战与历史发展 [443]

  1. 影响CMP研磨的变量非常多，很难用完整理论模型预测（目前比较玄学） [443]。
  2. CMP技术本身不是黑科技，早用于望远镜镜片等精密仪器抛光 [445]。
  3. 芯片制造对洁净度要求高，CMP这种放颗粒物做磨料的方式，芯片厂一直不敢尝试 [446]。
  4. CMP的引入历史：
    1. 直到80年代，在日本DRAM厂商竞争压力下，IBM为制造多层金属芯片，必须磨平晶圆每一层 [449]。
    2. IBM尝试引进CMP技术，掌握技巧后结合湿法清洗，解决了污染问题 [450]。
    3. 随后IBM与英特尔、美光、东芝、西门子等分享技术，CMP被迅速推广 [452]。
  5. 到了0.35微米以下制程，CMP已成为不可或缺的平坦化技术 [453]。
  6. 随着制程缩小，CMP工艺越发重要：
    1. 90纳米制程：打磨步骤不超过10次，抛光液5-6种 [455]。
    2. 14纳米以下制程：CMP步骤多达30次，抛光液种类超过20种 [455]。
  7. CMP的瓶颈：
    1. 机械研磨易过度打磨，很难保证高选择性，依赖终点检测 [456]。
    2. 旋转抛光易造成晶圆表面回旋型套刻偏差，影响后续光刻质量 [457]。
  8. 未来挑战：如何实现更严格的污染和精度控制 [458]。
  9. 目前最光滑人造品是EUV光刻机镜片（粗糙度仅0.02纳米），采用水流型无影接触抛光等技术，但成本高，效率有待提高 [459]。

8. 总结与展望 [462]

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  1. 本系列讲解了晶圆制造、光刻、刻蚀、沉积和CMP打磨四大前道工艺 [461]。
  2. 下一期将讲解如何组合这些工艺雕刻纳米级晶体管，以及离子注入如何赋予芯片灵魂 [462]。
  3. 现代科技由纳米级芯片驱动，我国国产芯片发展迅速，但仍有差距 [463]。
  4. 追赶差距需要投入更多研发和有志青年的加入 [463]。